在应用材料看来，如今的人工智能时代正在引发一场工程竞赛，各公司都面临着类似的挑战。每家公司都在努力更快地交付更高性能的人工智能系统。但性能不再仅仅取决于计算能力。人工智能工作负载越来越依赖于数据传输：在许多情况下，数据传输消耗的能量与计算本身相当，甚至更多。因此，降低每比特能耗可以在提升峰值计算能力的同时，进一步提升系统级性能。
因此，实现节能型人工智能的途径是通过系统级工程，涵盖三个紧密相连的领域：
逻辑电路中，每瓦性能取决于高效的晶体管开关、低损耗功率以及通过密集布线堆叠进行信号传输。
内存方面，带宽和容量需求的激增暴露了内存瓶颈，处理器性能的提升速度超过了内存访问速度。
先进的封装技术，通过 3D 集成、芯片架构和高密度互连，将计算和内存更紧密地结合在一起，从而实现了单片式扩展无法再满足的系统设计。
这些领域无法再独立优化。逻辑效率的提升若缺乏足够的内存带宽便会停滞不前。如果封装无法在热力学和机械约束条件下实现紧密集成，那么内存带宽的提升也将无济于事。而封装本身又受到前端器件制造和后端集成工艺精度的制约。
在埃级时代，最棘手的问题出现在边界处——封装内计算和存储的边界、前端和后端的集成，以及精确3D打印制造所需的紧密耦合工艺步骤。而正是这种边界驱动的复杂性，使得传统的创新模式难以奏效。
几十年来，半导体行业的研发模式就像一场接力赛。生态系统中的某个环节开发出各项能力，然后通过集成和制造环节向下游传递，由芯片和系统设计师进行评估，最后才反馈到下一个迭代阶段。当研发进展主要由相对模块化的步骤构成，这些步骤可以独立扩展并直接融入制造流程时，这种模式是行之有效的。
但人工智能的发展进程颠覆了这些规则。在埃级尺度上，物理定律决定了整个堆叠结构之间不可避免的耦合：材料选择决定了集成方案；集成方案定义了设计规则；设计规则决定了功率传输；布线决定了散热预算；而散热最终限制了封装尺寸的缩小。系统架构师根本无法等待10到15年的时间，让每一项主要的半导体技术变革都成熟。
长远眼光对于使材料创新与新兴器件架构保持一致至关重要，也是开发将两者以可制造的精度集成所需的工具和工艺的关键。在应用材料公司，我们与客户携手，正在规划未来3-4代产品的发展路线图，其视野甚至延伸至未来10年。
埃时代要求我们打破壁垒，汇聚业内顶尖人才——从领先企业到一流学术机构。如果问题是相互关联的，解决方案也必须是相互关联的。如果时间紧迫，学习周期也必须相应缩短。仅仅创新是不够的——我们必须创新创新的方式。
加速高级逻辑
逻辑运算仍然是人工智能计算的核心。然而，在埃级精度时代，系统级的性能提升越来越受到功耗和能耗的制约。如今，提升人工智能性能取决于能够提供更高每瓦性能的架构——这加速了向3D器件（例如环栅晶体管（GAA））的转型，这些器件能够在保持能效的同时，在紧凑的尺寸内提高密度。
这些架构变革正以前所未有的规模展开，逻辑路线图已超越第一代 GAA，迈向更先进的设计。一个关键的例子是采用背面供电的 GAA，它将粗电源线移至晶圆背面，从而降低电阻损耗，并释放正面布线空间，实现更紧密的逻辑单元集成。另一个例子是将相邻的 GAA PMOS 和 NMOS 晶体管更紧密地排列在一起，并在它们之间插入介质隔离层，以最大限度地减少电干扰。更进一步，互补型场效应晶体管 (CFET) 通过将 PMOS 和 NMOS 器件直接堆叠在一起，进一步推动了密度的缩小。
虽然这些架构在不完全依赖更精密的微影工艺的情况下，显著提升了每瓦性能和逻辑密度，但它们也大幅增加了集成复杂性。如今，制造单个 GAA 器件可能需要超过 2000 个紧密相关的工艺步骤。与此同时，为了连接这些先进的逻辑器件，布线堆叠也变得越来越高、越来越密集。目前正在研发的现代尖端 GPU，在比邮票略大的区域内集成了超过 3000 亿个晶体管，并通过超过 2000 英里的布线相互连接。
在如此复杂的层面上，用于制造这些精密3D器件和布线堆叠的工艺步骤无法独立优化。设计和工艺必须同步演进，材料创新和制造方法也必须与器件架构同步发展。EPIC的协同创新模式旨在加速这种融合，使逻辑计算能够按照路线图要求的速度，持续推进人工智能的前沿发展。
为内存路线图提供动力
与此同时，人工智能计算时代正在从根本上重塑数据的生成、传输和处理方式，使得内存技术，尤其是DRAM，成为实现人工智能系统所需节能性能的核心。随着模型规模的扩大和数据需求的增加，DRAM的发展路线图正在转向能够提供更高密度、更大带宽和更快每瓦访问速度的架构。
在DRAM单元层面，这种转变正推动着从6F²埋沟道阵列晶体管（BCAT）向更紧凑的4F²架构过渡，后者将晶体管垂直排列，以提高密度并减小芯片面积。展望4F²之后，要持续提升每瓦性能，就需要超越单纯二维缩放所能达到的水平。因此，业界正转向3D DRAM，通过垂直堆叠存储单元，在有限的空间内增加容量。随着这些结构的高度增加和纵横比的提高，三维高迁移率材料的工程设计对于性能和可靠性变得愈发重要。
除了存储单元阵列之外，缩小DRAM尺寸的另一个有效途径是缩小外围电路，包括逻辑晶体管和互连线路。一种新兴方法是将部分外围功能置于DRAM阵列下方，通过多层布线将两片晶圆键合在一起——一片晶圆针对DRAM单元进行了优化，另一片晶圆针对CMOS逻辑进行了优化。
与此同时，DRAM性能正通过利用存储器外围逻辑电路中经过验证的增强技术来提升。这些技术包括嵌入式硅锗和应力膜等迁移率增强器，以及改进的低介电常数材料和先进的铜互连等布线升级。存储器制造商也正遵循逻辑电路路线图，将外围晶体管从平面器件过渡到FinFET架构，以进一步提高I/O速度。这些重要的技术革新是EPIC项目的核心使命——它们可以与合作伙伴共同开发，并快速验证，以应用于下一代存储器系统。
采用先进封装技术的驱动系统扩展
随着数据移动成为人工智能系统中主要的能源消耗，先进的封装技术已成为提高系统级效率的关键手段——缩短互连距离、提高带宽密度，并降低逻辑和内存之间移动数据所需的功率。
高带宽内存 (HBM) 的出现标志着这一发展路径上的一个重要转折点。通过堆叠 DRAM 芯片（可扩展至 16 层甚至更多），并将内存放置在更靠近处理器的位置，HBM 能够快速访问日益庞大的工作数据集。这在带宽和能效方面都带来了阶跃式的提升。
更广泛地说，HBM等3D封装技术的兴起凸显了先进封装技术在人工智能时代的重要性。如今，封装技术能够解决仅靠逻辑和存储器件的微缩已无法克服的系统级限制。此外，随着人工智能工作负载对能够整合逻辑、存储器和针对特定任务优化的专用加速器的灵活设计的需求日益增长，封装技术也使得系统架构从单芯片系统向基于芯片组的架构转变成为可能。
推动这一发展路线图的关键技术是混合键合。随着互连间距接近芯片上布线，传统的凸点和微凸点在密度、功耗和信号完整性方面都遇到了根本性的限制。混合键合技术通过显著提高互连和I/O密度来消除这些障碍，从而支持从内存堆叠到更紧密的计算-内存集成等各种芯片架构。
随着 HBM 堆叠等键合结构尺寸增大、结构日益复杂，翘曲控制、芯片布局、堆叠对准和热管理成为首要挑战。
辉煌优配提示：文章来自网络，不代表本站观点。
